FA 失效分析
ESD/Latch-up 测试
静电放电敏感性与 CMOS 闩锁效应评估
1测试概述
本项目包含对器件静电放电（ESD）耐受能力的评估与 CMOS 集成电路闩锁（Latch-up）效应测试：前者模拟人体/带电器件放电冲击，检验 ESD 保护设计；后者模拟过压/过流触发，检验寄生可控硅结构是否引发锁定大电流烧毁。
2测试目的
- 评估器件 HBM/CDM 等 ESD 敏感等级；
- 验证 CMOS 结构在触发条件下是否发生闩锁；
- 验证 ESD 保护与闩锁防护设计是否满足规格；
- 为选型与使用的防静电/防闩锁要求提供依据。
3适用标准
ANSI/ESDA/JEDEC JS-001
Electrostatic Discharge (ESD) Sensitivity Testing - Human Body Model (HBM)
ANSI/ESDA/JEDEC JS-002
ESD Sensitivity Testing - Charged Device Model (CDM)
JESD78
IC Latch-Up Test（集成电路闩锁测试）
注：以上为行业常用参考标准，具体执行标准以受托实验室现行有效版本及 CNAS/CMA 认可范围为准。
4测试方法与流程
4.1 样品准备
- 新器件样品若干，按 ESD 等级要求分组；
- 已完成初始电性测试，建立基线；
- 提供管脚清单与供电/信号定义。
4.2 测试条件与参数
| 参数项 | 要求/范围 | 说明 |
|---|
| ESD 模型 | HBM（100pF/1.5kΩ）、CDM | 按需求选择 |
| 放电电压等级 | ±250V ~ ±8kV 分级 | 逐级至失效或规定值 |
| Latch-up 触发 | 电源过压/注入电流 | 按 JESD78 方法 |
| 判据 | 放电后参数复测 | 与基线对比 |
4.3 测试步骤
- 测试前完成初始电性参数测试，记录基线；
- ESD：按管脚组合施加逐级放电，每级后复测参数；
- Latch-up：按规定方法触发并监测电源电流；
- 记录失效电压/失效模式；
- 出具 ESD 等级与闩锁符合性结论。
5主要设备与仪器
- ESD 模拟器（HBM/CDM 模块）
- Latch-up 测试系统（含电源/注入模块）
- 半导体参数分析仪、ATE 测试机
6结果与判定
主要结果参数
- ESD 失效电压阈值与失效模式；
- Latch-up 触发/维持电流与是否自恢复；
- 放电/触发前后参数漂移量。
判定依据
按 JS-001/JS-002 划分 ESD 敏感等级；按 JESD78 判定是否在规定触发条件下发生不可恢复闩锁或参数超差，据此给出合格/不合格结论。
7注意事项
安全提示：ESD 模拟器输出高压脉冲，接线与改接时须放电复位；闩锁测试大电流可能烧毁样品，须限流并准备紧急断电。
- ESD 测试对湿度、接地敏感，须在受控 ESD 工位进行；
- HBM 与 CDM 结果不能互相替代，需分别测试；
- 闩锁触发方式多样，应明确采用的触发模型；
- 失效样品可转 FA 流程进一步分析损伤位置。